Fundraising September 15, 2024 – October 1, 2024
About fundraising
books search
books
Fundraising:
26.8% raised
Log In
Log In
to access more features
personal recommendations
Telegram Bot
download history
send to Email or Kindle
manage booklists
save to favorites
Personal
Book Requests
Explore
Z-Recommend
Booklists
Most Popular
Categories
Contribution
Donate
Uploads
Litera Library
Donate paper books
Add paper books
Search paper books
My LITERA Point
Terms search
Main
Terms search
search
1
SystemVerilog for Hardware Description : RTL Design and Verification
Springer Singapore;Springer
Vaibbhav Taraate
systemverilog
input
output
verification
a_in
module
procedural
clk
synthesis
b_in
clock
y_out
data_in
endmodule
rtl
reset_n
constructs
sequential
function
shown
always_comb
always_ff
sel_in
q_out
port
combinational
verilog
posedge
reset
consider
designs
task
testbench
d_in
initial
next_state
monitor
event
priority
c_in
inputs
driver
assign
data_out
array
edge
enable_in
active
assignment
memory
Year:
2020
Language:
english
File:
PDF, 6.95 MB
Your tags:
0
/
0
english, 2020
2
Проектирование устройств и систем с высокоскоростными соединениями: Учебное пособие
ЭБС Лань
Гончаровский О. В.
рис
downto
данных
сигнала
std_logic_vector
сигналов
передачи
vhdl
схема
сигнал
reset_n
частоты
std_logic
моделирования
v_data10
линии
платы
данные
значения
10b
модели
символов
fifo
схемы
узла
signal
приведена
печатной
code5b6b_rom_rdm
ввода
clock
кадра
модель
вывода
data_in
помощью
serdes
тактовой
управления
сигналы
кода
elsif
гбит
fpga
интерфейс
программа
k28_5_rdm
mgt
параметров
питания
Year:
2015
Language:
russian
File:
PDF, 4.66 MB
Your tags:
0
/
0
russian, 2015
3
Проектирование устройств и систем с высокоскоростными соединениями: учебное пособие
Изд-во Пермского нац. исслед. политехнического ун-та
О. В. Гончаровский
,
М-во образования и науки Российской Федерации
,
Федеральное гос. бюджетное образовательное учреждение высш. проф. образования "Пермский нац. исслед. политехнический ун-т"
рис
downto
данных
сигнала
std_logic_vector
сигналов
передачи
vhdl
схема
сигнал
reset_n
частоты
std_logic
моделирования
v_data10
линии
платы
данные
значения
10b
модели
символов
fifo
схемы
узла
signal
приведена
печатной
code5b6b_rom_rdm
clock
ввода
кадра
модель
вывода
data_in
помощью
serdes
тактовой
управления
сигналы
кода
elsif
гбит
fpga
интерфейс
программа
k28_5_rdm
mgt
параметров
питания
Year:
2015
Language:
russian
File:
PDF, 20.68 MB
Your tags:
0
/
0
russian, 2015
4
Проектирование устройств и систем с высокоскоростными соединениями
Гончаровский О. В.
рис
downto
данных
сигнала
std_logic_vector
сигналов
передачи
vhdl
схема
сигнал
reset_n
частоты
std_logic
моделирования
v_data10
линии
платы
данные
значения
10b
модели
символов
fifo
схемы
узла
signal
приведена
печатной
code5b6b_rom_rdm
clock
ввода
кадра
модель
вывода
data_in
помощью
serdes
тактовой
управления
сигналы
кода
elsif
гбит
fpga
интерфейс
программа
k28_5_rdm
mgt
параметров
питания
Language:
russian
File:
PDF, 20.68 MB
Your tags:
0
/
0
russian
1
Follow
this link
or find "@BotFather" bot on Telegram
2
Send /newbot command
3
Specify a name for your chatbot
4
Choose a username for the bot
5
Copy an entire last message from BotFather and paste it here
×
×